Контрольная работа по курсу «Микроконтроллеры в электроэнергетике» предназначена для изучения основ теории микропроцессоров, их структуры и программирования на языке ассемблер




Дата канвертавання22.04.2016
Памер196.45 Kb.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РОССИЙСКОЙ ФЕДЕРАЦИИ

ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ

«СЕВЕРО-КАВКАЗСКАЯ ГОСУДАРСТВЕННАЯ

ГУМАНИТАРНО-ТЕХНОЛОГИЧЕСКАЯ АКАДЕМИЯ»


Шелест В.А.

"Микроконтроллеры в электроэнергетике”

Часть I.
Методические указания к контрольной работе по дисциплине





Для студентов специальности 140400

заочной формы обучения


г. Черкесск, 2013 г.

Рукопись одобрена на заседании кафедры «Электрических и информационных технологии».
Протокол № 1 от 31.08.2013г.

Рекомендована к изданию учебно-методическим советом Северо-Кавказской государственной гуманитарно-технологической академии.

Рецензенты:


Доцент кафедры Электроснабжение, к.т.н. Дудов М.Х.

Содержат основные теоретические сведения, задания и порядок выполнения контрольной работы по микропроцессорам.



Введение.
Контрольная работа по курсу «Микроконтроллеры в электроэнергетике» предназначена для изучения основ теории микропроцессоров, их структуры и программирования на языке ассемблер.

В этой работе надо ответить на два теоретических вопроса и составить для микропроцессора КР580 подпрограмму выполнения сложных арифметических вычислений. Для ответа на теоретические вопросы студенту необходимо изучить архитектуру микроконтроллера по литературным источникам [1 и 2] и ознакомиться с его функциональными возможностями.

Разработка подпрограммы для микропроцессора состоит из нескольких этапов: постановка задачи, математическая интерпретация ее решения, разработка алгоритма и составление текста программы. При составлении программы можно использовать примеры, полученные на практических занятиях.

В книге [3] дано подробное описание методов построения вычислительных процессов для микропроцессоров.

Успешная учебная работа возможна при старательном изучении материалов этой дисциплины по литературным источникам, материалам лекций и практических занятий.

Контрольная работа оформляется в школьной тетради. При ответе на теоретические вопросы рисунки печатаются на принтере, вырезаются и вклеиваются по ходу текста.

Студенту надо понять, что разработка микропроцессорных устройств фактически является созданием элементов искусственного технического интеллекта, и углубленные знания в этой области помогут в будущем стать ему востребованным специалистом.


    1. Микропроцессорные системы

На рис. 1.1 представлена трехмагистральная структура системы, построенной на основе МП-комплекта КР580. Система шин (магистралей), которая связывает МП с другими частями микропроцессорной системы (МПС), называется интерфейсом. Интерфейс отличается тем, что все шины стандартизованы по назначению сигналов, контактов разъемов, по временным диаграммам обмена информацией и по уровням сигналов.




Рис. 1.1. Обобщенная структура МП системы
Подключение всех внешних устройств происходит через так называемые интерфейсные платы: буферы, контроллеры, формирователи (рис. 1.2).

Фрагмент МП-системы на данном рисунке включает в себя следующие функциональные устройства:

БСИ – блок синхроимпульсов;

БША – буфер шины адреса;

БШД – буфер шины данных;

Системный контроллер - формирует сигналы шины управления;

Контроллер ВУ - обеспечивает взаимодействие процессора с внешними устройствами в соответствии с их алгоритмами работы.

Микропроцессорная система может работать в четырех режимах обмена данными:

1. Программный - выполняется под управлением процессора с помощью соответствующих команд;

2. Режим с прерыванием - наступает по запросу на прерывание от внешнего устройства и с разрешения МП. Далее обмен данными происходит под управлением МП;

3. Режим прямого доступа к памяти (ПДП) - состоит в том, что обмен данными происходит между внешним устройством и ОЗУ без участия процессора, но с его разрешения.

4. Ввод-вывод отображенный на память – в этом режиме адреса устройств отображаются на адресное пространство памяти. При этом процессор может работать с устройствами как с обычными ячейками памяти.


При обмене данными в каждый момент времени шина данных должна захватываться только одним из подключенных к ней устройств, которое получает право выставлять на шину свои данные. Технически эта задача обеспечивается тем, что такие устройства имеют трехстабильные логические схемы на выходе.

Эти логические схемы имеют три состояния:

F: = 0

F: = 1


F: = ∞ (Rвых=∞)

Рассмотрим кратко, как работает трехстабильный логический элемент на примере ЛЭ типа ТТЛ серии 555 (рис. 1.2).

Уровни логических сигналов: 1(U>=2,45В) и 0 (U<=0,45В)

Uупр:=0 V5 – закрыт F= x1 или x2

Uупр:=1 V5 – открыт и Uк2≈0.2В, тогда V3, V4 – закрыты => Rвых=∞

Рис 1.2. Принципиальная схема трехстабильного ЛЭ (ТТЛ)



  1. Микропроцессорный комплект КР580

Данный набор относится к комплектам однокристального типа, среднего быстродействия. Построен по n-МОП технологии. В состав МП-комплекта входит большое количество разнообразных БИС, что позволяет построить на его основе МП-системы различного назначения. Основной БИС этого комплекта является БИС микропроцессора КР580 ВМ80А. Основные характеристики микропроцессора:

• разрядность шины данных - 8 бит (1 байт);

• разрядность системной шины адреса- 16 бит (2 байта);

• тактовая частота -2 МГц. (f=2*106 Гц).

Рис. 2.1. Упрощенная структурная схема КР 580 ВМ80А


На структурной схеме микропроцессора КР 580 ВМ80А (рис. 2.1) изображены основные блоки, входящие в его состав и связи между ними. В табл. 2.1 расшифрованы сокращенные наименования этих блоков. Кроме того, на рис. 2.1 обозначены местные шины входа-выхода:

• двунаправленные шины управления, по которым передаются в МП - систему управляющие сигналы (УС);

• двунаправленные шины данных Д(7:0);

• однонаправленные шины адреса А(15:0).

На кристалле процессора реализованы арифметическое устройство и устройство управления.

Таблица 2.1



РГ ПР

Регистр признаков

А

Аккумулятор

ДКОР

Десятичная коррекция

РОН

Регистры общего назначения

СК

Счетчик команд (программный счетчик)

УС

Указатель стека

РК

Регистр команд

РА

Регистр адреса

БФД

Буфер данных

БФА

Буфер адреса

Арифметическое устройство построено по магистральной структуре, в него входят:

• РОН - блок регистров общего назначения, состоящий из десяти регистров, из которых регистры B,C,D,E,H,L – программно доступны, регистры W,Z – программно недоступны, т.к. служат для внутренних целей, а два регистра-счетчика (+1,-1) выполняют операции инкрементации и декрементации;

• ДКОР – логика двоично-десятичной коррекции при выполнении операций в коде 8421;

• АЛУ – однобайтовая комбинационная схема, в которой реализуются операции сложения и вычитания по алгоритмам ДД;

• А – аккумулятор (регистр) – в нем находится один из операндов при арифметических операциях, туда же выдается результат; второй операнд может находиться, либо в РОН, либо в ячейке памяти;

• РГП – регистр признаков (флагов), состоящий из пяти триггеров, в каждом из которых после окончания вычислительной операции устанавливаются параметры результата (четность, знак, ноль…),
• МХ (мультиплексор) и ДМХ (демультиплексор)- обеспечивают связь между АЛУ и РОН.

Внутри МП есть единая магистраль, по которой передаются данные.

Устройство управления построено по жесткой структуре и состоит из следующих блоков:

• РК - регистр команды (1Б);

• ДСКОП - дешифратор кода операции;

• СК - счетчик команд (программный счетчик), в котором хранится адрес следующей выполняемой команды;

УС - указатель стека;

• РА - регистр адреса ячейки памяти;

• БФА - буфер адреса, который обеспечивает связь между РА и ША;

• БФД - двунаправленный буфер данных, через который поступают в МП и из него данные и команды;

• Устройство управления и синхронизации – БФУС с жесткой структурой, в котором формируются управляющие сигналы (УС) в соответствии с выполняемой командой и далее поступают на шину управления;

• УС - указатель стека. Стек – особым образом организованное независимое ОЗУ или участок памяти в системном ОЗУ с организацией доступа к памяти по принципу LIFO (последним пришел – первым вышел).




Рис. 2.2. Принцип стековой организации памяти.

На рис 2.2 схематически поясняется принцип работы стека, который изображен в виде некоторого участка ОЗУ. Объем стековой памяти (количество ячеек) носит название «глубина стека».

Как видно из рисунка, доступ для записи и считывания происходит с одной стороны выделенного массива ячеек памяти. Обращение к стеку осуществляется с помощью реверсивного счетчика (указателя стека). В каждый момент времени состояние счетчика указывает адрес очередной свободной ячейки стека. Очевидно, что если происходит запись, то содержимое счетчика увеличивается (УС + 1), а при считывании данного - уменьшается (УС-1).

Стековая организация памяти используется при обработке прерываний и организации вычислений с вложенными подпрограммами.




  1. Организация управления в микропроцессорной системе.

Под управлением в МПС – понимается реализация обмена данными между процессором и внешними устройствами в различных режимах. В данной МПС принята двухуровневая структура управления:

макро-уровень, на котором имеется целый ряд так называемых стандартных машинных циклов (МЦ), с помощью которых реализуются стандартные процессы обмена данными. Тип машинного цикла определяется специальным кодом, которые вырабатываются при выполнении каждой команды. Этот код называется слово состояния процессора (ССП) или PSW – Processor state word;

микро-уровень. Представляет собой последовательность управляющих сигналов внутри машинного цикла, которые реализуют конкретные алгоритмы и процедуры обмена. Управляющие сигналы при этом обеспечивают выполнение различных микроопераций, связанных с приемом и запоминанием информации.

Таблица 3.1

В табл. 3.1 представлена структура ССП (D0: D7), код которого определяет типы машинных циклов.

1-й цикл – М1 - считывание команды из ОЗУ

2-й цикл – чтение данных из ОЗУ

3-й цикл – запись в ОЗУ по содержимому рег. пары

4-й цикл – чтение из памяти по указателю стека.

5-й цикл – запись в стек по указателю стека (УС)

6-й цикл – ввод данных в аккумулятор (А) из внешнего устройства

7-й цикл – вывод данных из аккумулятора во внешнее устройство.

На микроуровне устройством управления и синхронизации формируются следующие управляющие сигналы (УС) показанные на рис. 3.1.


Рис 3.1. Сигналы устройства управления и синхронизации
• SR – сигнал начальной установки (поступает от БСИ);
• С1, С2 – синхроимпульсы (поступают от БСИ);
• SYN – сигнал синхронизации, процессором выдается в систему;
• DBIN – сигнал считывания процессором данных с ШД;
• WR – инверсный сигнал чтение/запись, формируется процессором;
• INT – запрос на прерывание, поступает на процессор от внешних устройств;
• INTA – разрешение прерывания, выдается процессором в ответ на сигнал INT;
• RDY – сигнал готовности, поступает от внешних устройств;
• WAIT – ожидание, выдается процессором, когда он находится в режиме ожидания;

• HLD – запрос внешних устройств на работу в режиме прямого доступа к памяти;


• HLDA – сигнал разрешения на работу внешнего устройства в режиме ПДП.

В начале каждого машинного цикла процессор формирует ССП, которое выдается в систему через шину данных и запоминается во внешнем регистре на все время выполнения машинного цикла (рис.3.2).



Рис. 3.2. Внешний регистр слова-состояния (РГСС)

Рассмотрим временные диаграммы (ВД) основных машинных циклов. Машинные циклы состоят из машинных тактов (МТ).

Частота следования синхроимпульсов:

fc1,c2=2*106 Гц = 2 МГц

Длительность машинного такта: МТ = 0.5 мкс

ВД всех типов машинных циклов начинаются одинаково

• в МТ1 выдается:

� на ША - адрес ОЗУ или ВУ;

�� на ШД - ССП;

�� на SYN=1;

• в МТ2 РГСС=1

Далее МЦ разных типов различаются.

Рис. 3.3 ВД машинного цикла считывания данных из ОЗУ

На рис. 3.3 представлена ВД считывания данных из ОЗУ. Она соответствует МЦ1, МЦ2, МЦ4 (табл. 3.1). Здесь в МТ2 ССП=0 и на ШД устанавливается третье состояние (Rвых=∞).

В МТ3 – сигналом WR (чтение-запись) на шину данных из оперативной памяти выдаются данные, появляется сигнал DBIN (ввод данных в процессор).

В МТ4 – происходит внутренняя пересылка данных или их обработка.

Рис. 3.4. ВД машинного цикла при записи данных в ОЗУ

На рис. 3.3 представлен также сигнал RDY =1 (готовность). Этот сигнал означает, что внешнее устройство, в данном случае ОЗУ, постоянно готово к обмену данными с процессором, так как у них одинаковое быстродействие.

ВД на рис. 3.4 соответствует МЦ3 и МЦ5 ( табл. 3.1) и определяет последовательность сигналов при записи данных в ОЗУ.

Сигналы в МТ1 и МТ2 совпадают с рис.3.2. Отличие появляется в МТ3, где на ШД из процессора через БФД поступают данные, которые должны быть записаны в ОЗУ.

Рис. 3.5. ВД машинного цикла считывания данных из ВУ

На рис. 3.5 представлены ВД машинного цикла считывания данных из внешнего устройства (ВУ). Особенность обмена данными между процессором и ВУ состоит в том, что эти устройства существенно различаются по быстродействию и асинхронны. Синхронизация обмена достигается с помощью сигналов READY и WAIT (процессор в режиме ожидания).

Рассмотрим ВД на рис. 3.5 более подробно.

МТ1 - на ША из РА выдается адрес ВУ, на ШД - ССП.

МТ2 - SYN выдает ССП в РГССП и происходит контроль значения сигнала READY. На нашей временной диаграмме этот сигнал READY=0, что означает неготовность ВУ к обмену информацией с процессором.

МТ3 - формируется сигнал WAIT=1. МП переходит в режим ожидания в течение одного или нескольких тактов. В то же время в каждом машинном такте МП проверяет значение сигнала READY, до тех пор, пока сигнал READY не станет =1, что означает готовность ВУ к обмену.

МТn - сигнал READY переходит в 1. После этого процессор устанавливает сигнал WAIT в 0.

В режиме считывания из ВУ данные выставляются на шину данных внешним устройством. Процессор снимает данные с ШД в такте TМ3 сигналом DBIN.



МТ3 - формируется сигнал WAIT=1. МП переходит в режим ожидания в течение одного или нескольких тактов. В то же время в каждом машинном такте МП проверяет значение сигнала READY, до тех пор, пока сигнал READY не станет =1, что означает готовность ВУ к обмену.
4.Задания

  1. Теоретический вопрос №1.

  2. Теоретический вопрос №2.

  3. Разработка и составление для микропроцессора подпрограммы сложного арифметического вычисления.

Задания выбираются по номеру варианта, который соответствует порядковому номеру фамилии студента в журнале группы или в зачетной (экзаменационной) ведомости.
4.1.Перечень теоретических вопросов:

  1. Структура ЭВМ.

  2. Архитектура микро-ЭВМ.

  3. Работа микро-ЭВМ.

  4. Двоичные числа.

  5. Шестнадцатеричные числа.

  6. Восьмеричные числа.

  7. Двоично-десятичные числа.

  8. Двоичная арифметика.

  9. Дополнительный код.

  10. Арифметика в дополнительном коде.

  11. Группировки бит.

  12. Буквенно-цифровой код.

  13. Логические элементы.

  14. Комбинации логических элементов.

  15. Триггеры и защелки.

  16. Шифраторы, дешифраторы и семисегментные индикаторы

  17. Мультиплексоры и демультиплексоры.

  18. Тристабильные элементы.

  19. Полупроводниковая память.

  20. Использование оперативной и постоянной памяти.

  21. Архитектура простой микро-ЭВМ.

  22. Структура простейшей памяти.

  23. Состав команд.

  24. Структура элементарного микропроцессора.

  25. Функционирование микро-ЭВМ.

  26. Поставляемая разработчиком информация.

  27. Схема и назначение выводов.

  28. Архитектура микропроцессора.

  29. Использование регистра адреса/данных.

  30. Использование указателя стека.

  31. Машинный язык и ассемблер.

  32. Состав команд арифметических действий.

  33. Состав команд логических операций.

  34. Состав команд операций передачи данных.

  35. Состав команд операций ветвления.

  36. Состав команд операций вызова подпрограмм и возврата в основную программу.

  37. Состав команд прочих операций.

  38. Запись программы.

  39. Способы адресации.

  40. Ветвление программы.

  41. Циклы.

  42. Использование подпрограмм.

  43. Интерфейс с ПЗУ.

  44. Интерфейс с ОЗУ.

  45. Основные элементы интерфейса портов ввода-вывода.

  46. Интерфейс с реальными портами ВВ.

  47. Синхронизация прерыванием передачи данных в УВВ.

  48. Декодирование адресов.

  49. Схема и назначение выводов.

  50. Архитектура МП Intel 8085.

  51. Способы адресации.

  52. Состав команд МП Intel 8080/8085.

  53. Команды передачи данных МП Intel 8080/8085.

  54. Арифметические команды МП Intel 8080/8085.

  55. Логические команды МП Intel 8080/8085.

  56. Команды ветвлений и переходов МП Intel 8080/8085

  57. Команды стека, ВВ и управления МП Intel 8080/8085.

  58. Последовательные программы.

  59. Циклические программы.

  60. Математические программы.

Распределение теоретических вопросов в зависимости от номера варианта показано в таблице 1.



Таблица 4.1.

Номер варианта

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

Вопрос 1

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

Вопрос 2

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

Номер варианта

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

Вопрос 1

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

Вопрос 2

46

47

48

49

50

51

52

53

54

55

56

57

58

59

60



4.2. Задания для составления подпрограмм
Перечень подпрограмм


  1. Умножние целых двоичных чисел без знака формата 8*8=16.




  1. Умножние целых двоичных чисел без знака формата 16*8=24.




  1. Умножние целых двоичных чисел без знака формата 16*8=24. Без проверки сомножителей на ноль.




  1. Умножние целых двоичных чисел без знака формата 16*8=24. С округлением.




  1. Умножние целых двоичных чисел без знака формата 16*16=32. Вариант А.




  1. Умножние целых двоичных чисел без знака формата 16*16=32. Вариант В.




  1. Умножние целых двоичных чисел в дополнительном коде формата 8*8=16.




  1. Умножние целых двоичных чисел в дополнительном коде формата 16*8=24.



  1. Умножние целых двоичных чисел в дополнительном коде формата 16*16=32.




  1. Умножние целых двоичных чисел в дополнительном коде формата 24*8=32.




  1. Умножние двоичных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата 16*16=16.




  1. Умножние двоичных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата (1,16)*(1,16) =(1,16).




  1. Умножние двоичных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата 24*24=24.




  1. Умножние целых двоичных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата 16*16=32.




  1. Десятичное умножение одноразрядных беззнаковых двоично-десятичных чисел формата 4.




  1. Десятичное умножение 2-разрядных беззнаковых двоично-десятичных чисел формата 8.




  1. Десятичное сложение 4- и 2-разрядных беззнаковых двоично-десятичных чисел со сдвигом второго слагаемого на тетраду влево.




  1. Преобразование кода числа в регистровой паре (В,С) в дополнительный код.




  1. Деление целых двоичных чисел без знака формата 16:8=(8,8). С восстановлением остатка.




  1. Деление целых двоичных чисел без знака формата 16:8=(8,8). Без восстановлением остатка.




  1. Деление целых двоичных чисел без знака формата 16:8=(16,8).




  1. Деление целых двоичных чисел без знака формата 24:16=(8,16).




  1. Деление целых двоичных чисел без знака формата 32:16=(16,16). Метод деления с восстановлением остатка.




  1. Деление целых двоичных чисел без знака формата 32:16=(16,16).




  1. Деление целых двоичных чисел без знака формата 16:16=(16,16). С целым частным.




  1. Деление целых двоичных чисел без знака формата 16:16=(16,16). С дробным частным.




  1. Деление целых двоичных чисел в дополнительном коде формата 16:16=(16,16). С дробным частным.




  1. Деление целых двоичных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата 16:16=(16,16). Делитель по абсолютной величине должен быть больше делимого.




  1. Деление двоичных нормализованных чисел в дополнительном коде с фиксированной после знакового разряда запятой формата (1,16):(1,16)=(1,16), где (1,16)=(ЗНАК,СТБ,МЛБ).




  1. Деление беззнаковых целых двоично-десятичных чисел формата(3*4): (2*4)=(1*4,2*4).

Выбор задания для программирования выбирается по варианту из таблицы 4.2.



Таблица 4.2.

Номер варианта

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

Подпрограмма

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

Номер варианта

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

Подпрограмма

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30


Литература


  1. Токхайм Р. Микропроцессоры:Курс и упражнения. М.:Энергоатомиздат, 1987, стр. 336.

  2. Александриди Т.М., Котович И.С., Матюхина Е.Н. Организация ЭВМ и систем. Часть 4. Микропроцессорные устройства: Учебное пособие / МАДИ (ГТУ), 2008.М.- 68 с.

  3. Гуртовцев А.Л., Гудыменко С.В. Программы для микропроцессоров. Минск:Вышэйшая школа, 1989, стр. 351.

Информация РИО








База данных защищена авторским правом ©shkola.of.by 2016
звярнуцца да адміністрацыі

    Галоўная старонка